Stratix V GX

FPGA Stratix V GX (0.85В) ¹

		5SGXA3	5SGXA4	5SGXA5	5SGXA7	5SGXA9	5SGXAB	5SGXB5	5SGXB6	5SGXB9	5SGXBB
Ресурси	Кількість адаптивних логічних модулів	128300	158500	185000	234720	317000	359200	185000	225400	317000	359200
	Кількість логічних елементів, тисяч	340	420	490	622	840	952	490	597	840	952
	Кількість трігерів	513200	634000	740000	938880	1268000	1436800	740000	901600	1268000	1436800
	Кількість блоків вбудованої пам'яті М20К	957	1900	2304	2560	2640	2640	2100	2660	2640	2640
	Кількість блоків вбудованої пам'яті М20К, Мб	19	37	45	50	52	52	41	52	52	52
	Кількість пам'яті MLAB, кб	3,92	4,84	5,65	7,16	9,67	10,96	5,65	6,88	9,67	10,96
	Кількість блоків DSP змінної точності	256	256	256	256	352	352	399	399	352	352
	Кількість множників 18х18	512	512	512	512	704	704	798	798	704	704
Архітектурні особливості	Кількість глобальних ланцюгів тактування	16
	Кількість місцевих ланцюгів тактування	92
	Захист проекту від копіювання	є
Особливості ліній ввода-вивода	Підтримувані рівні напруги ввода-вивода	1,2; 1,5; 1,8; 2,5; 3,32
	Підтримувані стандарти ввода-вивода	LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18, Differential SSTL-2, Differential HSTL-12, Differential HSTL-5, Differential HSTL-18, SSTL-15 (I и II), SSTL-18 (I и II), SSTL-2 (I и II), 1.2-V HSTL (I и II), 1.5-V HSTL (I и II), 1.8-V HSTL (I и II)
	Кількість каналів LVDS, 1,4 Гбит/с - прийом/передача	174	174	210	210	210	210	150	150	150	150
	Вбудовані ланцюги динамічного вирівнювання фаз (DPA)	є
	Вбудовані термінюучі резистори	послідовні, паралельні й диференціальні
	Кількість трансиверів 14,1 Гбит/с (прийом/передача)	36	36	48	48	48	48	66	66	66	66
	Апаратний контроллер PCIe (Gen3)	2	2	4	4	4	4	4	4	4	4
	Підтримувані інтерфейси зовнішньої пам'яті	DDR3, DDR2, QDR II, QDR II+, RLDRAM 2, RLDRAM 3

¹ Всі данні актуальні на момент публікації й можуть бути змінені без додаткового повідомлення. Актуальну інформацію можна отримати в ТОВ "Віаком"

² Сумісність з 3В потребує використання джерела живлення 3В