Stratix V GT
FPGA Stratix V GT (0.85В) 1
 |
5SGTC5 | 5SGTC7 | |
|---|---|---|---|
| Ресурси | Кількість адаптивних логічних елементів, тисяч | 160400 | 234720 |
| Кількість логічних елементів, тисяч | 425 | 622 | |
| Кількість тригерів | 641600 | 938880 | |
| Кількість блоків встроенной памяти М20К | 2304 | 2560 | |
| Кількість блоків вбудованої пам'яті М20К, Мб | 45 | 50 | |
| Кількість пам'яті MLAB, Мб | 4,9 | 7,16 | |
| Кількість блоків DSP змінної точності | 256 | 256 | |
| Кількість множників 18х18 | 512 | 512 | |
| Архітектурні особливості | Кількість глобальних ланцюгів тактування | 16 | |
| Кількість місцевих ланцюгів тактування | 92 | ||
| Захист проекту від копіювання | є | ||
| Особливості ліній ввода-вивода | Підтримувані рівні напруги ввода-вивода | 1,2; 1,5; 1,8; 2,5; 3,32 | |
| Підтримувані стандарти ввода-вивода | LVTTL, LVCMOS, PCI™, PCI-X™, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18, Differential SSTL-2, Differential HSTL-12, Differential HSTL-5, Differential HSTL-18, SSTL-15 (I и II), SSTL-18 (I и II), SSTL-2 (I и II), 1.2-V HSTL (I и II), 1.5-V HSTL (I и II), 1.8-V HSTL (I и II) | ||
| Кількість каналів LVDS, 1,4 Гбит/с - прийом/передача | 150 | 150 | |
| Вбудовані ланцюги динамічного вирівнювання фаз (DPA) | немає | ||
| Вбудовані термінуючі резистори | послідовні, паралельні й диференціальні | ||
| Кількість трансиверів (28,05 Гбіт/с / 14,1 Гбіт/с) | 4/32 | 4/32 | |
| Апаратний контроллер PCIe (Gen3) | 1 | 1 | |
| Підтримувані інтерфейси зовнішньої пам'яті | DDR3, DDR2, QDR II, QDR II+, RLDRAM 2, RLDRAM 3 | ||
1 Всі дані актуальні на момент публікації і можуть бути змінені без додаткового повідомлення. Актуальну інформацію можна отримати в ТОВ "Віаком".
