Stratix V GS
FPGA Stratix V GS (0.85В) 1
 |
5SGSD3 | 5SGSD4 | 5SGSD5 | 5SGSD6 | 5SGSD8 | |
|---|---|---|---|---|---|---|
| Ресурси | Кількість адаптивних логічних модулів | 89000 | 135840 | 172600 | 220000 | 262400 |
| Кількість логічних елементів, тисяч | 236 | 360 | 457 | 583 | 695 | |
| Кількість тригерів | 356000 | 543360 | 690400 | 880000 | 1049600 | |
| Кількість блоків вбудованої пам'яті М20К | 688 | 957 | 2014 | 2320 | 2567 | |
| Кількість блоків вбудованої пам'яті М20К, Мб | 13 | 19 | 39 | 45 | 50 | |
| Кількість пам'яті MLAB, кб | 2,72 | 4,15 | 5,27 | 6,71 | 8,01 | |
| Кількість блоків DSP змінної точності | 600 | 1044 | 1590 | 1775 | 1963 | |
| Кількість множників 18х18 | 1200 | 2088 | 3180 | 3550 | 3926 | |
| Архитектурні особливості | Кількість глобальних ланцюгів тактування | 19 | ||||
| Кількість місцевих ланцюгів тактування | 92 | |||||
| Захист проекту від копіювання | є | |||||
| Особливості ліній вводу-виводу | Підтримувані рівні напруги ввода-вивода | 1,2; 1,5; 1,8; 2,5; 3,32 | ||||
| Підтримувані стандарти ввода-вивода | LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18, Differential SSTL-2, Differential HSTL-12, Differential HSTL-5, Differential HSTL-18, SSTL-15 (I и II), SSTL-18 (I и II), SSTL-2 (I и II), 1.2-V HSTL (I и II), 1.5-V HSTL (I и II), 1.8-V HSTL (I и II) | |||||
| Кількість каналів LVDS, 1,4 Гбит/с - прийом/передача | 108 | 174 | 174 | 210 | 210 | |
| Вбудовані ланцюги динамічного вирівнювання фаз (DPA) | є | |||||
| Вбудовані термінуючі резистори | послідовні, паралельні й диференціальні | |||||
| Кількість трансиверів 14,1 Гбит/с (прийом/передача) | 24 | 36 | 36 | 48 | 48 | |
| Апаратний контроллер PCIe (Gen3) | 1 | 1 | 1 | 2 | 2 | |
| Підтримувані інтерфейси зовнішньої пам'яті | DDR3, DDR2, QDR II, QDR II+, RLDRAM 2, RLDRAM 3 | |||||
1 Всі дані актуальні на момент публікації і можуть бути змінені без додаткового повідомлення. Актуальну інформацію можна отримати в ТОВ "Віаком".
