Stratix V E
FPGA Stratix V E (0.85В) 1
 |
5SEE9 | 5SEEB | |
|---|---|---|---|
| Ресурси | Кількість адаптивних логічних модулів | 317000 | 359200 |
| Кількість логічних модулів, тисяч | 840 | 952 | |
| Кількість тригерів | 1268 | 1436,8 | |
| Кількість блоків вбудованої пам'яті М20К | 2640 | 2640 | |
| Кількість вбудованої пам'яті М20К, Мб | 52 | 52 | |
| Кількість пам'яті MLAB, Мб | 9,67 | 10,96 | |
| Кількість блоків DSP змінної точності | 352 | 352 | |
| Кількість множників 18х18 | 704 | 704 | |
| Архітектурні особливості | Кількість глобальних ланцюгів тактування | 19 | |
| Кількість місцевих ланцюгів тактування | 92 | ||
| Захист рпоекта від копіювання | є | ||
| Особливості ліній ввода-вивода | Підтримуваня рівні напруги ввода-вивода | 1,2; 1,5; 1,8; 2,5; 3,32 | |
| Підтримуваня стандарти ввода-вивода | LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18, Differential SSTL-2, Differential HSTL-12, Differential HSTL-5, Differential HSTL-18, SSTL-15 (I и II), SSTL-18 (I и II), SSTL-2 (I и II), 1.2-V HSTL (I и II), 1.5-V HSTL (I и II), 1.8-V HSTL (I и II) | ||
| Кількість каналів LVDS, 1,4 Гбит/с - прийом/передача | 210 | 210 | |
| Вбудовані ланцюги динамічного вирівнювання фаз (DPA) | есть | ||
| Вбудовані термінуючі резистори | послідовні, паралельні й диференціальні | ||
| Підтримувані інтерфейси зовнішньої пам'яті | DDR3, DDR2, QDR II, QDR II+, RLDRAM 2, RLDRAM 3 | ||
1 Всі дані актуальні на момент публікації і можуть бути змінені без додаткового повідомлення. Актуальну інформацію можна отримати в ТОВ "Віаком".
