FPGA Stratix IV E (0.9В)

Altera Stratix EP4SE230 EP4SE360 EP4SE530 EP4SE820
Ресурси Кількість адаптивних логічних модулів 91200 141440 212480 325220
Кількість логічних елементів, тисяч 228 354 531 813
Кількість тригерів 1 182400 282880 424960 650440
Кількість блоків вбудованої пам'яті М9К 1235 1248 1280 1610
Кількість блоків вбудованої пам'яті М144К, Мб 22 48 64 60
Кількість пам'яті MLAB, кб 2850 4420 6640 10163
Кількість вбудованої пам'яті, кб 14283 18144 20736 23130
Кількість множників 18х18 1288 1040 1024 960
Архітектурні особливості Кількість глобальних ланцюгів тактування 16
Кількість місцевих ланцюгів тактування 64 88 88 88
Кількість периферійних анцюгів тактування 88 88 112 132
Кількість PLL 4 12 12 12
Захист проекту від копіювання є
Розмір конфігураційного файла (Мбит) 95 141 172 230
Інше Керування енергоспоживанням (технологія Programmable Power)
Особливості ліній ввода-вивода Підтримувані рівні напруги ввода-вивода 1,2; 1,5; 1,8; 2,5; 3,32
Підтримувані стандарти ввода-вивода LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18, Differential SSTL-2, Differential HSTL-12, Differential HSTL-15, Differential HSTL-18, SSTL-15 (I и II), SSTL-18 (I и II), SSTL-2 (I и II), 1.2-V HSTL (I и II), 1.5-V HSTL (I и II), 1.8-V HSTL (I и II)
Кількість емульованих каналів LVDS, 1100 Мбит/с 128 256 256 288
Кількість каналів LVDS, 1600 Мбит/с 56/56 88/88 112/112 132/132
Вбудовані термінуючі резистори послідовні, паралільні й диференціальні
Вбудовані ланцюги динамічного вирівнювання фаз (DPA) є
Підтримувані інтерфейси зовншіньої пам'яті DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM 2, SDR

1 Базове число. ALM може підтримувати три регістра в режимі LUTREG, що збільшує загальне число до50%

Сумісність з 3,3В потребує живлення 3В