FPGA Stratix III L (1.1В, 0.9В)

Altera Stratix

EP3SL50

EP3SL70

EP3SL110

EP3SL150

EP3SL200

EP3SL340

Ресурси Кількість адаптивних логічних модулів 19000 27000 42600 56800 79560 135200
Кількість логічних елементів, тисяч 47,5 67,5 107,5 143 199 338
Кількість тригерів 1 38000 54000 85200 113600 159120 270400
Кількість блоків вбудованої пам'яті М9К 108 150 275 355 468 1040
Кількість блоків вбудованої пам'яти М144К, Мб 6 6 12 16 36 48
Кількість пам'яті MLAB, кб 2 297 422 672 891 1250 2110
Кількість вбудованої пам'яті, кб 1836 2214 4203 5499 9396 16272
Кількість множників 18х18 216 288 288 384 576 576
Архитектурні особливості Кількість глобальних ланцюгів тактування 16
Кількість місцевих ланцюгів тактування 48 48 48 48 88 88
Кількість периферійних ланцюгів тактування 104 104 208 208 208 208
Кількість PLL 4 4 8 8 12 12
Захист проекта від копіювання є
Розмір конфігураційного файла (Мбіт) 22 22 47 47 66 120
Підтримка міграції в HardCopy є
Інше Керування енергоспоживанням (технологія Programmable Power)
Особливості ліній вводу-виводу Підтримувані рівні напруги вводу-виводу 1,2; 1,5; 1,8; 2,5; 3,3
Підтримувані стандарти вводу-виводу LVDS, LVPECL, Differential SSTL-18, Differential SSTL-2, Differential HSTL, SSTL-18 (I и II), SSTL-15 (I и II), SSTL-2 (I и II), 1.5-V HSTL (I и II), 1.8-V HSTL (I и II), PCI, PCI-X 1.0, LVTTL, LVCMOS
Кількість  емульованих каналів LVDS, 1100 Мбіт/с 56 56 88 88 112 137
Кількість каналів LVDS, 1600 Мбіт/с 56/56 56/56 88/88 88/88 112/112 132/132
Вбудовані термінуючі резистори послідовні, паралельні й диференційні
Вбудовані ланцюги динамічного вирівнювання фаз (DPA) є
Підтримувані інтерфейсм зовнішньої пам'яті DDR3, DDR2, DDR, QDR II, RLDRAM 2, SDR

1 Базове число. ALM може підтримувати три регістри в режимі LUTREG, що збільшує загальне число до 50%

2 Розмір MLAB ROM - подвоєний розмір MLAB RAM