FPGA CycloneV GT (1.1В) 1

Altera Cyclone 5CGTD5 5CGTD7 5CGTD9
Ресурси Кількість адаптивних логічних модулів 29080 56480 113560
Кількість логічних елементів, тисяч 77 149.5 301
Кількість тригерів 116320 225920 454240
Кількість блоків вбудованої пам'яті М10К 446 686 1220
Кількість  блоків вбудованої пам'яті М10К, кб 4460 6860 12200
Кількість  пам'яті MLAB, кб 424 836 1717
Кількість блоків DSP змінної точності 150 156 342
Кількість множників 18х18 300 312 684
Архітектурні особливості Кількість глобальних ланцюгів тактування 16
Кількість PLL2 6 7 8
Розмір конфігураційного файла, Мбит TBD TBD TBD
Захист проекта від копіювання є
Особливості ліній ввода-вивода Підтримувані рівні напруги ввода-вивода 1,1; 1,2; 1,5; 1,8; 2,5; 3,3
Підтримувані стандарти ввода-вивода LLVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18, Differential SSTL-2, Differential HSTL-12, Differential HSTL-15, Differential HSTL-18, SSTL-15 (I и II), SSTL-18 (I и II), SSTL-2 (I and II), 1.2-V HSTL (I и II), 1.5-V HSTL (I и II), 1.8-V HSTL (I и II), HiSpi, SLVS, Sub-LVDS
Кількість каналів LVDS, 875 мб/с - прийом, 840 мб/с - передача 84 120 140
Вбудовані ланцюги динамічного вирівнювання фаз (DPA) немає
Вбудовані термінуючі резистори послідовні й диференціальні
Програмована навантажувальна здатність виходів є
Кількість трансиверів5 Гбит/с 6 9 12
Апаратний контролер PCIe (Gen2 x1, х2 и х4, Gen1 x4) 2 2 2
Кількість апаратних контролерів зовнішньої пам'яті3 2 2 2
Підтримувані інтерфейси зовнішньої пам'яті DDR3, DDR2, LPDDR2

1 Всі дані актуальні на момент публікації й можуть бути змінені без додаткового повідомлення. Актуальну інформацію можна отримати в ТОВ "Віаком".

2 Включаючи PLL загального призначення й трансиверів

3 Підтримка ECC 16- й 32-біт