Виріб корпорації Altera – Stratix – представляє собою новий прорив в розробці високоефективної програмованої логіки. Серія Stratix ® FPGA є революційним кроком вперед, який визначає нові стандарти і дозволяє реалізувати продукцію нового рівня з більшою продуктивністю і з меншим ризиком. Різке збільшення ефективності реалізацій розробок великої логічної ємності досягнуто при поєднанні набора програм Quartus II, з широким портфоліо IP-ядер. Кінцеве рішення доповнює архітектура програмованих ASIC (замовні інтегральні схеми, які виконують певну функцію – Application-specific integrated circuits – ASIC) від HardCopy™, що забезпечує безпосередню і більш ефективну міграційну схему до більш дешёвих рішень. Сімейство Stratix представляє розробнику широкі можливості реалізації швидкодіючих пристроїв при значному зниженні часу розробки.

Основні характеристики:

  • Самі швидкі FPGA в галузі
  • FPGA з низьким енергоспоживанням
  • Контакти вводу/виводу з дуже низькою вхідною ємністю
  • Підтримувана швидкість прийома-передачі до 6,375 Гб/с
  • Найбільш потужні ресурси DSP і пам'яті в галузі
  • Максимальна потужність і продуктивність при підтримці програмним забезпеченням Quartus II

Altera Stratix: Stratix IIIStratix III – високопродуктивні FPGA, виконані по 65-нм технології

Зорієнтована на допомогу замовникам досягти успіху в їх професійних цілях, попередити непередбачені ситуації і завоювати ринок, корпорація Altera представляє FPGA Stratix III. Сімейство Stratix III підтримує застосування низького рівня інтеграції і складності с більшою щільністю і продуктивністю, і в той-же час пониженим енергоспоживанням. Гнучкість і  ефективність архитектури логіки, збільшені блоки пам'яті, високоємні ресурси DSP відповідають найбільш високим системним вимогам.
Сімейство пристроїв Stratix було розроблено для того, щоб задовольнити всі найбільш зростаючі вимоги по смузі пропускання даних для швидкодіючих систем. Всі аспекти смуги пропускання збільшені: повна смуга пропускання пам'яті, смуга пропускання арифметичних блоків, які виконують застосування DSP, смуга пропускання вводу-виводу, іі, як наслідок, загальна ефективність.

Безпосередньо розроблені для простоти в експлуатації і швидкої системної інтеграції, сімейство FPGA Stratix III пропонує три варіанти, оптимізованих для різних застосунків:

  • FPGA зі збалансованим рівнем логіки, пам'яті та ресурсами DSP для універсального використання;
  • FPGA Stratix III зі збільшеними ресурсами пам'яті і DSP для застосувань, які потребують більшого об'єму пам'яті та DSP;
  • FPGA Stratix III з вбудованими прийомопередатчиками для застосувань з широкою смугою пропускання.

Всі три варіанти містять надійну систему портів вводу-виводу для більшої системної продуктивності.

Огляд характеристик пристроїв сімейства Stratix III:


Технологія керування живленням
Логічні ядра, трасування, пам'ять і блоки DSP в пристрої FPGA Stratix III характеризуються багатошаровими засобами керування як при високошвидкісному режимі, так і при режимі с низьким енергоспоживанням. Програмне забезпечення Quartus II автоматично задає високошвидкісний режим іменно в тих системних одиницях, де необхідна висока продуктивність і в тей-же час запускаючи режим низького енергоспоживання для всіх інших системних одиниць FPGA. Струм витоку скорочений на 70 відсотків в режимі низького енергоспоживання
Можливість вибору базової напруги живлення Базову напругу живлення можна задавати в залежності від системних вимог: від 1,1В при максимальній продуктивності до 0,9В в режимі с мінімальним живленням. При живленні 0,9В вдалось скоротити динамічну потужність на 55 відсотків в порівнянні з попередньою версією пристроїв з живленням 1,2В. Установка базової напруги виконується автономно від вибору режиму енергозбереження
ALM Поєднання ALM із запатентованою технологією LUT-архітектури (восьмививідної таблиці перетворення), з двома блоками сумування і двома регістрами предоставляютю ведучу продуктивність і щільність логіки в галузі. Пристрій ALM предоставляє до 80відсотків більшу щільність логіки, більше регістрів, що в результаті збільшує продуктивність, скорочує загальну кількість рівнів логіки і спрощує схему маршрутизації
З'єднувальна матриця Multi-Track З'єднання між блоками ALM, блоками пам'яті TriMatrix і контактами ввода-вивода забезпечене структурою з'єднань матриці MultiTrack і технологією DirectDrive. В порівнянні з їх попередниками, з'єднувальна матриця MultiTrack дає практично в три рази більшу кількість одноінтервальних (one-hop) з'єднань логічних масивів (LAB), що дозволяє реалізовувати високопродуктивні по часу застосунки з критичним значенням логіки. Схема з'єднань містить найбільші в галузі  однопролітні з'єднання п'яти LAB, що мінімізує перевантаження  і забезпечує покращену продуктивність і маршрутизацію. Компілятор Quartus II автоматично розміщує критичні участки шляхи з більш високою швидкістю з'єднання для більшої продуктивності
Трирівнева система TriMatrix Трирівнена система пам'яті TriMatrix пропонує 3 розміри блоків пам'яті для забезпечень вимог складних громіздких дизайнів: 640-бітні MLAB блоки, 9-кбітні M9K блоки і 144-кбітні M144K блоки. Зі швидкістю до 21 Мбіт  при частоті більше 600 МГц пам'ять TriMatrix містить двопортову RAM і вбудовану систему виправлення помилок (CRC), що робить її більш гнучкою і ефективною, а також забезпечує більшу смугу пропускання, чим в любих інших архітектурах пам'яті
DSP-блоки DSP-блоки забезпечують в два рази більші ресурси множників в порівнянні з аналогічними архітектурами, з кількістю множників до 896 18-біт * 18 біт на пристрої EP2SE110. DSP-блоки виконують необхідну конвейєризацію суматори/віднімачі, накопичувачі і конвейєрні регістри. Можливість конфігурації для підтримки множників 9-біт * 9-біт, 12-біт * 12-біт, 18-біт * 18-біт або 36-біт * 36-біт з частотою до 550 МГц
Схема продуктивного інтерфейса зовнішньої пам'яті FPGA Stratix III забезпечує ведучу в галузі продуктивність інтерфейсів зовнішньої пам'яті DRAM і SRAM, включючи DDR3, спеціалізовану структуру контактів вводу-виводу з PVT-компенсацією, з узгоджувальними резисторами, оптимізація рівня зчитування/запису даних в пам'ять і регістри виводів с різним навантаженням. Мінімізації риску та прискорений показник time-to-market виходу на ринок реалізовані за рахунок IP, платформи розробки апаратного забезпечення і вбудованого аналізу систем синхронізації
Високошвидкісний однопровідний інтерфейс вводу/виводу До 24 модальних банків контактів вводу/виводу зі спеціалізованими схемами DQ/DQS, програмованим наростанням фронтів вхідних/вихідних сигналів, програмованою швидкістю запуску, програмованою вихідною затримкою, навантаження кристалу і динамічною компенсацією трасування максимизують універсальність контактів вводу/виводу і продуктивність для більш ніж 40 промислових станадартів, що оптимально відповідає любим системним вимогам
Високошвидкісний  диференціальний інтерфейс вводу/виводу Оптимізовані контакти вводу/виводу LVDS забезпечують високу продуктивність і чудову якість сигналу (цілісність сигналу) при навантаженні в два рази менше, ніж у аналогічних пристроїв. Лінії вводу/виводу Stratix III також мають спеціалізовані схеми паралельно-послідовного и послідовно-паралельного перетворення (SERDES) для підтримки диференціальних стандартів вводу-виводу LVDS. Спеціальні програмні оболонки (програма-розробник, генеруюча програмні елементи із заданими властивостями) спрощують і пришвидшують конфігурацію диференціальних контактів вводу/виводу
Динамічне автопідстроювання частоти(DPA) Функція DPA дозволяє звести до мінімума біти погрішності і спрощує керування синхронізацією і компоновку елементів на платі в системах високошвидкісного прийому-передачі даних. DPA виключає необхідність в розфазуванні імпульсів channel-to-channel (ввод-вивід) channel-to-lock (вивід-синхронізатор)
Технологія Terminator Послідовне, паралельне, динамічне і диференціальне термінування спрощують схематику розробки і скорочують  число компонентів. Динамічне термінування дозволяє реалізувати підтримку інтерфейса пам'яті нового покоління, яка динамічно переключається з послідовного на паралельний режим термінування. Схема цифрового калібрування забезпечує ведуче в галузі допустиме навантаження в межах 10 відсотків
Характеристики керування синхронізацією Кожне сімейство пристроїв містить до 12 PLL і до 10 унікальних виводів користувача на кожен блок PLL, які працюють при частоті від 5 до 720 МГц. Містять такождо 16 глобальних, 88 квадратурних і 208 периферійних синхронізаторів. Вдосконалена схема керування синхронізацією включає в себе реконфігурацію PLL, синтез частоти, заданий зсув фази, зовнішінй зворотній зв'язок і  програмовану ширину смуги пропускання для внутрішньої і некристалової синхронізації
Віддалене оновлення системи Така опція передбачає надійні і безпечні внутрисистемні розширювачі й bug-fixes – безпомилковий варіант (версії ПЗ)
Режим «гарячого включення» і послідовність включення напруг живлення Підтримка режиму "гарячого включення» не потребує спеціальної послідовності напруг живлення і забезпечує необхідне функціонування, незалежне від живлення
Автоматичне виявлення одиночних помилок (схема контроля одиночних помилок – SEU) Функція SEU включає 32-бітну технологію CRC – контроль з введенням надлишковості
Підтримка вбудованого процесора Nios II Внутрішній процесор Nios II скрочує витрати, підвищує універсальність і є ідеальною альтернативою дешевим дискретним мікропроцесорам. Процесор Nios II дозволяє досягнути продуктивності більше ніж 250-DMIPS
Підтримка HardCopy ASIC Сумісний по контактам вводу/виводу ASIC дозволяє скоротити вартість та енергоспоживання для використання з більшою серією виробів