Виаком
телефон
поискпоиск входаккаунт корзинакорзина


на складе в Киеве под заказ

не выполнен вход

 

Программируемая логика > Продукция Altera: каталог > Продукция Altera: каталог, Stratix



Серия высокопроизводительных FPGA Stratix

Изделие корпорации Altera – Stratix – представляет собой новый прорыв в разработке высокоэффективной программируемой логики. Серия Stratix ® FPGA является революционным шагом вперёд, определяющим новые стандарты, и позволяет реализовать продукцию нового уровня с большей производительностью, с меньшим риском и большей продуктивностью. Резкое увеличение эффективности реализаций разработок большой логической ёмкости достигнуто при сочетании набора программ Quartus II, с широким портфолио IP-ядер. Конечное решение дополняет архитектура программируемых ASIC (заказные интегральные схемы, выполняющие определённую функцию – Application-specific integrated circuits – ASIC) от HardCopy™, что обеспечивает непосредственную и более эффективную миграционную схему к более дешёвым решениям. Семейство Stratix представляет разработчику широкие возможности реализации быстродействующих устройств при значительном снижении времени разработки.

Основные характеристики:

  • Самые быстрые FPGA в отрасли
  • FPGA с низким энергопотреблением
  • Контакты ввода/вывода с очень низкой входной ёмкостью
  • Поддерживаемая скорость приёма-передачи до 6,375 Гб/с
  • Наиболее мощные ресурсы DSP и памяти в отрасли
  • Максимальная мощность и производительность при поддержке программным обеспечением Quartus II

Altera Stratix: Stratix IIIStratix III – высокопроизводительные FPGA, выполненные по 65-нм технологии

Сориентированная на помощь заказчикам преуспеть в их профессиональных целях, предупредить непредвиденные ситуации и завоевать рынок, корпорация Altera представляет FPGA Stratix III. Семейство Stratix III поддерживает приложения низкого уровня интеграции и сложности с большей плотностью и производительностью, и в то-же время пониженным энергопотреблением. Гибкость и эффективность архитектуры логики, увеличенные блоки памяти, высокоёмкие ресурсы DSP соответствуют наиболее высоким системным требованиям.
Семейство устройств Stratix было разработано для того, чтобы удовлетворить все наиболее растущие требования по полосе пропускания данных для быстродействующих систем. Все аспекты полосы пропускания увеличены: полная полоса пропускания памяти, полоса пропускания арифметических блоков, выполняющих приложения DSP, полоса пропускания ввода-вывода, и, как следствие, общая эффективность.
Непосредственно разработанные для простоты в эксплуатации и быстрой системной интеграции, семейство FPGA Stratix III предлагает три варианта, оптимизированных для разных приложений:

  • FPGA со сбалансированным уровнем логики, памяти и ресурсами DSP для универсального применения;
  • FPGA Stratix III с увеличенными ресурсами памяти и DSP для приложений ,требующих большого объёма памяти и DSP;
  • FPGA Stratix III со встроенными приёмопередатчиками для приложений с широкой полосой пропускания.

Все три варианта содержат надёжную систему портов ввода-вывода для большей системной производительности.

Обзор характеристик устройств семейства Stratix III:


Технология управления питанием
Логические ядра, трассировка, память и блоки DSP в устройстве FPGA Stratix III характеризуются многослойными средствами управления как при высокоскоростном режиме, так и при режиме с низким энергопотреблением. Программное обеспечение Quartus II автоматически задаёт высокоскоростной режим именно в тех системных единицах, где необходима высокая производительность и в то-же время запуская режим низкого энергопотребления для всех остальных системных единиц FPGA. ток утечки сокращён на 70 процентов в режиме низкого энергопотребления
Возможность выбора базового напряжения питания Базовое напряжение питания можно задавать в зависимости от системных требований: от 1,1В при максимальной производительности до 0,9В в режиме с минимальным питанием. При питании 0,9В удалось сократить динамическую мощность на 55 процентов по сравнению с предшествующей версией устройств с питанием 1,2В. Установка базового напряжения производится автономно от выбора режима энергопотребления
ALM Сочетание ALM с запатентованной технологией LUT-архитектуры (восьмивыводной таблицы преобразования), с двумя блоками суммирования и двумя регистрами предоставляют ведущую производительность и плотность логики в отрасли. Устройство ALM предоставляет до 80 процентов большую плотность логики, больше регистров, что в результате увеличивает производительность, сокращает обеще количество уровней логики и упрощает схему маршрутизации
Соединительная матрица Multi-Track Соединение между блоками ALM, блоками памяти TriMatrix и контактами ввода-вывода обеспечено структурой соединений матрицы MultiTrack и технологией DirectDrive. По сравнению с их предшественниками, соединительная матрица MultiTrack даёт практически в три раза большее количество одноинтервальных (one-hop) соединений блоками логическим массивов (LAB), что позволяет реализовать высокопроизводительные по времени приложения с критическим значением логики. Схема соединений содержит наибольший в отрасли однопролётные соединения пяти LAB, что минимизирует перегрузку и обеспечивает улучшенную производительность и маршрутизацию. Компилятор Quartus II автоматически размещает критические участки пути с более быстрой скоростью соединения для большей производительности
Трёхуровневая система TriMatrix Трёхуровневая система памяти TriMatrix предлагает 3 размера блоков памяти для обеспечения требований сложных громоздких дизайнов: 640-битные MLAB блоки, 9-кбитные M9K блоки и 144-кбитные M144K блоки. Со скоростью до 21 Мбит при частоте более 600 МГц память TriMatrix содержит двух портовый RAM и встроенную систему исправления ошибок (CRC), что делает её более гибкой и эффективной, а также обеспечивает большую полосу пропускания, чем в любых других архитектурах памяти
DSP-блоки DSP-блоки обеспечивают в два раза большие ресурсы умножителей по сравнению с аналогичными архитектурами, с количеством умножителей до 896 18-бит * 18 бит на устройстве EP2SE110. DSP-блоки производят необходимую конвейеризацию сумматоры/вы читатели, накопители и конвейерные регистры. Возможность конфигурации для поддержки умножителей 9-бит * 9-бит, 12-бит * 12-бит, 18-бит * 18-бит или 36-бит * 36-бит с частотой до 550 МГц
Схема производительного интерфейса внешней памяти FPGA Stratix III обеспечивает ведущую в отрасли производительность интерфейсов внешней памяти DRAM и SRAM, включая DDR3, специализированную структуру контактов ввода-вывода с PVT-компенсацией, с согласующими резисторами, оптимизация уровня считывания/записи данных в память и регистры выводов с различной нагрузкой. Минимизации риска и ускоренный показатель time-to-market выхода на рынок реализованы за счёт IP, платформы разработки аппаратного обеспечения и встроенного анализа систем синхронизации
Высокоскоростной однопроводный интерфейс ввода/вывода До 24 модальных банков контактов ввода/вывода со специализированными схемами DQ/DQS, программируемым нарастанием фронтов входящих/выходящих сигналов, программируемой скоростью запуска, программируемой выходной задержкой, нагрузкой кристалла и динамической компенсацией трассировки максимизируют универсальность контактов ввода/вывода и производительность для более чем 40 промышленных стандартов оборудования, что оптимально соответствует любым системным требованиям
Высокоскоростной дифференциальный интерфейс ввода/вывода Оптимизированные контакты ввода/вывода LVDS обеспечивают высокую производительность и превосходное качество сигнала (целостность сигнала) при нагрузке в два раза меньше, чем у аналогичных устройств. линии ввода/вывода Stratix III также имеют специализированные схемы параллельно-последовательного и последовательно-параллельного преобразования (SERDES) для поддержки дифференциальных стандартов ввода-вывода LVDS. Специальные программные оболочки (программа-разработчик, генерирующая программные элементы с заданными свойствами) упрощают и ускоряют конфигурацию дифференциальных контактов ввода/вывода
Динамическая автоподстройка частоты (DPA) Функция DPA позволяет свести к минимуму биты погрешности и упрощает управление синхронизацией и компоновку элементов на плате в системах высокоскоростного приёма-передачи данных. DPA исключает необходимость в расфазировке импульсов channel-to-channel (ввод-вывод) channel-to-lock (вывод-синхронизатор)
Технология Terminator Последовательное, параллельное, динамическое и дифференциальное тер минирование упрощают схематику разработки и сокращают число компонентов. Динамическое тер минирование позволяет реализовать поддержку интерфейса памяти нового поколения, которая динамически переключается с последовательного на параллельный режим терминирования. Схема цифровой калибровки обеспечивает ведущую в отрасли допустимую нагрузку в пределах 10 процентов
Характеристики управления синхронизацией Каждое семейство устройств содержит до 12 PLL и до 10 уникальных пользовательских выводов на каждый блок PLL, работающих при частоте от 5 до 720 МГц. Содержат также до 16 глобальных, 88 квадратурных и 208 периферийных синхронизаторов. Усовершенствованная схема управления синхронизацией включает в себя реконфигурацию PLL, синтез частоты, задаваемый сдвиг фазы, внешнюю обратную связь и программируемую ширину полосы пропускания для внутренней и внекристальной синхронизации
Удалённое обновление системы Такая опция предусматривает надёжные и безопасные внутрисистемные расширители и bug-fixes – безошибочный вариант (версии ПО)
Режим «горячего включения» и последовательность включения напряжений питания Поддержка режима «горячего включения» не требует специальной последовательности напряжений питания и обеспечивает надлежащее функционирование, независимое от питания
Автоматическое обнаружение одиночных ошибок (схема контроля одиночных ошибок – SEU) Функция SEU включает 32-битную технологию CRC – контроль с введением избыточности
Поддержка встроенного процессора Nios II Внутренний процессор Nios II сокращает расходы, повышает универсальность и является идеальной альтернативой дешёвым дискретным микропроцессорам. Процессор Nios II позволяет достичь производительности более чем 250-DMIPS
Поддержка HardCopy ASIC Совместимый по контактам ввода/вывода ASIC позволяет сократить стоимость и энергопотребление для применения с большей серией изделий

 
изготовление печатных плат | плис altera | микроконтроллеры atmel | магазин электронные компоненты | разъёмы amphenol | трансформаторы hahn | okw | tyco | vicor | marquardt | инструмент pro'skit